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Técnicas para lidar com a recuperação de fuga na última fase e queda dinâmica de IR

by N. S. Murti Sarma , Petta Veera Bala Vasantha Kumar
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Book cover type: Paperback
  • ISBN13: 9786209343254
  • Binding: Paperback
  • Subject: N/A
  • Publisher: Edicoes Nosso Conhecimento
  • Publisher Imprint: Edicoes Nosso Conhecimento
  • Publication Date:
  • Pages: 104
  • Original Price: GBP 47.76
  • Language: Portuguese
  • Edition: N/A
  • Item Weight: 150 grams
  • BISAC Subject(s): Electronics / General

A pot�ncia de fuga, os desafios de integridade de pot�ncia devido a c�lulas sobressalentes e queda de IR de pico, respectivamente, s�o abordados nesta monografia. O escopo da solu��o proposta reside no n�vel de design f�sico pr�ximo ao encerramento do design, onde as ferramentas de otimiza��o t�m recursos limitados para resolver esses desafios. No entanto, h� muito espa�o para trabalhos futuros em outras �reas do espectro de baixo PM, como no n�vel do circuito, n�vel arquitet�nico, n�vel de design e n�vel de codifica��o de software. A maioria dos designers de semicondutores atuais n�o est� interessada em t�cnicas muito recentes, como fluxos ECO de gate array usando kits ECO fornecidos por fornecedores de bibliotecas, devido aos esfor�os envolvidos na modifica��o dos fluxos existentes e aos cronogramas de design apertados. A t�cnica proposta de "Atribui��o de Estado Ideal" pode ajudar a reduzir o vazamento de c�lulas sobressalentes sem afetar os fluxos de design, mas a mudan�a para essas novas t�cnicas ajudar� na redu��o completa da pot�ncia de vazamento das c�lulas sobressalentes. Outra �rea poss�vel para investiga��o futura � a utiliza��o de bibliotecas de 65 nm, 45 nm, 32 nm e 28 nm para a implementa��o de v�rias arquiteturas intensivas em fluxo de dados, a fim de validar a t�cnica proposta de Redu��o Seletiva de Glitches.

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